TSMC passe aux panneaux et substrats en verre pour CoPoS

Imaginez remplacer la traditionnelle plaquette de silicium circulaire par une dalle de la taille d'un écran d'ordinateur portable. Cela semble un petit changement. Ce n'est pas le cas. Ce passage, des plaquettes rondes aux grands panneaux rectangulaires, est au cœur de la stratégie de TSMC pour maîtriser l'explosion des coûts des puces haute performance.

TSMC passe avec vigueur de l'emballage CoWoS à une approche au niveau des panneaux baptisée CoPoS, et les substrats à noyau en verre sont au centre du dispositif. CoWoS utilise des plaquettes circulaires de 300 mm. CoPoS utilise des panneaux pouvant atteindre environ 750 par 620 mm. Plus d'espace utile. Rendement plus élevé. Moins de déchets. Le calcul est simple : davantage de puces et de modules mémoire entrent sur chaque panneau, ce qui améliore l'utilisation des matériaux et réduit le coût par unité de surface d'environ 20 à 30 pour cent.

Pourquoi est-ce important aujourd'hui ? Parce que la demande pour les accélérateurs d'IA et le calcul intensif explose, et que l'emballage conventionnel atteint des limites physiques et géométriques. Les plaquettes rondes de CoWoS entraînent des pertes de matière inévitables lorsque l'on tente d'agencer efficacement des dies rectangulaires et des empilements mémoire. Les panneaux changent la géométrie du problème, et le verre remplace le silicium comme cœur de substrat pour améliorer la fabricabilité à grande échelle.

TSMC a déjà lancé une ligne pilote CoPoS et court contre le calendrier. Les plans internes indiquent une production pilote vers 2027 et une montée en cadence complète en 2028 pour des plaquettes CoPoS au niveau des panneaux. Des itérations à noyau de verre sont prévues pour une adoption plus large après 2030, l'usine de l'entreprise en Arizona devant jouer un rôle important entre 2029 et 2030. Ces calendriers s'alignent sur les initiatives des concurrents; Intel a annoncé des ambitions similaires pour l'emballage fan-out au niveau des panneaux depuis son centre de Rio Rancho, préparant le terrain à une intense concurrence dans la technologie des substrats de nouvelle génération.

Les partenariats comptent ici. TSMC collabore avec des entreprises taïwanaises comme Ibiden et Innolux pour développer une structure en trois couches où un noyau en verre est pris en sandwich entre deux couches ABF. Cette pile hybride promet les avantages thermiques, mécaniques et de fabrication nécessaires pour rendre la production CoPoS fiable et rentable. La même approche à noyau de verre est également évaluée pour des variantes de CoWoS, car l'industrie recherche toute voie qui améliore le rendement et réduit les coûts.

TSMC estime que CoPoS avec des substrats à noyau en verre peut réduire le coût effectif par unité de surface d'environ 20 à 30 pour cent, ce qui est une aubaine pour les grands modules multi-die destinés à l'IA.

Ces évolutions techniques se répercutent sur les feuilles de route produits. Des rapports indiquent qu'AMD sera un des premiers adopteurs de l'emballage fan-out au niveau des panneaux et du procédé 1,4 nm de TSMC pour ses CPU Zen 7. Mais les implications dépassent les CPU et GPU grand public. La combinaison du FOPLP et de CoPoS ouvre la porte à des modules multi-puce bien plus grands, conçus pour les centres de données et les accélérateurs d'IA, des marchés qui privilégient la performance par watt et le coût par TOP plutôt que les prix pour le consommateur.

Il y a bien sûr un bémol. Mettre à l'échelle des processus au niveau des panneaux avec la précision et les taux de rendement exigés par les puces modernes représente un défi majeur. Les fournisseurs d'équipements doivent développer de nouveaux outils. Le contrôle des procédés doit se resserrer. Les chaînes d'approvisionnement doivent s'adapter aux stratifiés à noyau de verre en volumes. Pourtant, l'avantage est convaincant : moins de bords inutilisables, plus de surface exploitable, et une voie pour concentrer davantage de puissance de calcul dans un même espace de production.

Donc, quand on parle de la prochaine vague d'évolutions des semi-conducteurs, il faut penser moins à la seule densité de transistors et davantage à la plateforme qui les accueille. L'emballage réécrit les règles de l'économie des puces, et la poussée de TSMC vers CoPoS avec des noyaux en verre pourrait marquer le début d'un nouveau chapitre dans la fabrication et le déploiement des puces.